23Q2全球DRAM市场竞争格局

NAND制程演进相对缓慢，3D堆叠层数增长迅速。随着存储芯片容量需求的增加，15nm 的2D NAND技术已接近物理极限，为了提高存储芯片的容量和带宽，3D堆叠技术成为NAND未来发展的趋势。根据SK海力士预测，3D堆叠层数只有发展至层数超过600层时才会遇到瓶颈，现阶段而言，主流厂商量产的NAND产品层数分别为SK海力士238层、三星236层、美光232层、铠侠/西数218层，叠层数仍有较大提升空间。

NAND架构改良有效地提升存储密度和I/O传输性能。根据CFM闪存世界整理，在NAND Flash的传统架构CnA（CMOS nest Array）中，外围电路在存储阵列旁边，随着存储堆叠层数增高，外围电路占据芯片面积比例增大，影响存储单元的密度提升。各存储原厂对高层数NAND Flash架构进行了优化，采用CuA（CMOS under Array）/PuC（PERI under Cell）等架构，将外围电路放置在存储阵列的下方，提升存储单元的面积利用率，并缩小die size。改良后的架构还可以把单颗die划分为更多的plane，每个plane拥有各自的外围电路，从而获取更多的I/O接口速度，提升传输性能。长江存储的Xtacking®架构还可以在两片独立的晶圆上，分别同时加工外围电路和存储单元，再将两片独立晶圆键合在一起，从而高效率地提升NAND性能。

3D NAND Flash存储单元以垂直堆叠的方式实现容量的增长，最关键的步骤是高深宽比蚀刻和薄膜沉积。以高深宽比刻蚀为例，根据泛林集团研究显示，在硬掩膜沉积和开口形成以便刻蚀垂直通道之前，沉积交替的氧化物和氮化物薄膜层就是3D NAND生产工艺的开始，高深宽比刻蚀挑战也从这里开始。随着行业向128层及更多层数发展，堆栈深度接近7微米，硬掩膜的厚度约为2-3微米，通道孔的深宽比正在接近90到100。在此之后，应对在大量层中形成狭缝的挑战之前，会创建图109所示的“梯式”结构。沉积一层硬掩膜，将开口图形化并进行单步刻蚀以在所有的层形成狭缝。最后，必须去除氮化物层并创建钨字线。为了使高深宽比结构的反应离子刻蚀(RIE)起作用，离子和中性反应物之间必须有协同作用。然而由于多种机制的阻碍，处理高深宽比结构时，很容易失去这种协同作用。